Le conditionnement des semi-conducteurs a évolué des conceptions de circuits imprimés 1D traditionnelles vers une liaison hybride 3D de pointe au niveau des tranches. Cette avancée permet un espacement d'interconnexion de l'ordre du micron à un chiffre, avec des bandes passantes allant jusqu'à 1 000 Go/s, tout en maintenant une efficacité énergétique élevée. Au cœur des technologies avancées d'emballage de semi-conducteurs se trouvent l'emballage 2,5D (où les composants sont placés côte à côte sur une couche intermédiaire) et l'emballage 3D (qui implique l'empilement vertical de puces actives). Ces technologies sont cruciales pour l’avenir des systèmes HPC.
La technologie d’emballage 2.5D implique divers matériaux de couche intermédiaire, chacun ayant ses propres avantages et inconvénients. Les couches intermédiaires de silicium (Si), notamment les tranches de silicium entièrement passives et les ponts de silicium localisés, sont connues pour offrir les meilleures capacités de câblage, ce qui les rend idéales pour le calcul haute performance. Cependant, ils sont coûteux en termes de matériaux et de fabrication et sont confrontés à des limites en termes de zone d'emballage. Pour atténuer ces problèmes, l'utilisation de ponts de silicium localisés augmente, utilisant stratégiquement le silicium là où une fonctionnalité fine est essentielle tout en répondant aux contraintes de zone.
Les couches intermédiaires organiques, utilisant des plastiques moulés en éventail, constituent une alternative plus rentable au silicium. Ils ont une constante diélectrique plus faible, ce qui réduit le retard RC dans le boîtier. Malgré ces avantages, les couches intermédiaires organiques ont du mal à atteindre le même niveau de réduction des fonctionnalités d'interconnexion que les emballages à base de silicium, ce qui limite leur adoption dans les applications informatiques hautes performances.
Les couches intermédiaires en verre ont suscité un intérêt considérable, notamment suite au récent lancement par Intel d'un emballage pour véhicules d'essai à base de verre. Le verre offre plusieurs avantages, tels qu'un coefficient de dilatation thermique (CTE) réglable, une stabilité dimensionnelle élevée, des surfaces lisses et planes et la capacité de prendre en charge la fabrication de panneaux, ce qui en fait un candidat prometteur pour les couches intermédiaires avec des capacités de câblage comparables à celles du silicium. Cependant, outre les défis techniques, le principal inconvénient des couches intermédiaires en verre est l’écosystème immature et le manque actuel de capacité de production à grande échelle. À mesure que l’écosystème mûrit et que les capacités de production s’améliorent, les technologies à base de verre dans les emballages de semi-conducteurs pourraient connaître une croissance et une adoption accrues.
En termes de technologie d'emballage 3D, la liaison hybride Cu-Cu sans bosses est en train de devenir une technologie innovante de pointe. Cette technique avancée réalise des interconnexions permanentes en combinant des matériaux diélectriques (comme SiO2) avec des métaux incorporés (Cu). La liaison hybride Cu-Cu peut atteindre des espacements inférieurs à 10 microns, généralement de l'ordre du micron à un chiffre, ce qui représente une amélioration significative par rapport à la technologie traditionnelle à micro-bosses, qui présente des espacements de bosses d'environ 40 à 50 microns. Les avantages de la liaison hybride incluent une augmentation des E/S, une bande passante améliorée, un empilement vertical 3D amélioré, une meilleure efficacité énergétique et une réduction des effets parasites et de la résistance thermique en raison de l'absence de remplissage inférieur. Cependant, cette technologie est complexe à fabriquer et entraîne des coûts plus élevés.
Les technologies d'emballage 2,5D et 3D englobent diverses techniques d'emballage. Dans l'emballage 2,5D, en fonction du choix des matériaux de la couche intermédiaire, il peut être classé en couches intermédiaires à base de silicium, à base organique et à base de verre, comme le montre la figure ci-dessus. Dans l'emballage 3D, le développement de la technologie des micro-bosses vise à réduire les dimensions d'espacement, mais aujourd'hui, en adoptant la technologie de collage hybride (une méthode de connexion directe Cu-Cu), il est possible d'obtenir des dimensions d'espacement à un chiffre, marquant un progrès significatif dans le domaine. .
**Principales tendances technologiques à surveiller :**
1. **Zones de couche intermédiaire plus grandes :** IDTechEx avait précédemment prédit qu'en raison de la difficulté des couches intermédiaires de silicium dépassant une limite de taille de réticule de 3x, les solutions de pont de silicium 2,5D remplaceraient bientôt les couches intermédiaires de silicium comme premier choix pour le packaging des puces HPC. TSMC est un fournisseur majeur de couches intermédiaires en silicium 2,5D pour NVIDIA et d'autres développeurs HPC de premier plan comme Google et Amazon, et la société a récemment annoncé la production en série de son CoWoS_L de première génération avec une taille de réticule 3,5x. IDTechEx s'attend à ce que cette tendance se poursuive, avec d'autres avancées discutées dans son rapport couvrant les principaux acteurs.
2. **Emballage au niveau du panneau :** L'emballage au niveau du panneau est devenu une priorité importante, comme l'a souligné le Salon international des semi-conducteurs de Taiwan 2024. Cette méthode d'emballage permet d'utiliser des couches intermédiaires plus grandes et contribue à réduire les coûts en produisant simultanément davantage d'emballages. Malgré son potentiel, des défis tels que la gestion du gauchissement doivent encore être relevés. Son importance croissante reflète la demande croissante de couches intermédiaires plus grandes et plus rentables.
3. **Couches intermédiaires en verre :** Le verre apparaît comme un matériau candidat solide pour réaliser un câblage fin, comparable au silicium, avec des avantages supplémentaires tels qu'un CTE réglable et une fiabilité plus élevée. Les couches intermédiaires en verre sont également compatibles avec les emballages au niveau des panneaux, offrant la possibilité d'un câblage haute densité à des coûts plus gérables, ce qui en fait une solution prometteuse pour les futures technologies d'emballage.
4. **Liaison hybride HBM :** La liaison hybride cuivre-cuivre (Cu-Cu) 3D est une technologie clé pour réaliser des interconnexions verticales à pas ultra-fin entre les puces. Cette technologie a été utilisée dans divers produits de serveur haut de gamme, notamment AMD EPYC pour la SRAM et les CPU empilés, ainsi que dans la série MI300 pour l'empilement de blocs CPU/GPU sur des matrices d'E/S. La liaison hybride devrait jouer un rôle crucial dans les futures avancées HBM, en particulier pour les piles DRAM dépassant les couches 16-Hi ou 20-Hi.
5. **Dispositifs optiques co-packagés (CPO) :** Avec la demande croissante d'un débit de données et d'une efficacité énergétique plus élevés, la technologie d'interconnexion optique a attiré une attention considérable. Les dispositifs optiques co-packagés (CPO) deviennent une solution clé pour améliorer la bande passante d'E/S et réduire la consommation d'énergie. Par rapport à la transmission électrique traditionnelle, la communication optique offre plusieurs avantages, notamment une atténuation moindre du signal sur de longues distances, une sensibilité de diaphonie réduite et une bande passante considérablement accrue. Ces avantages font du CPO un choix idéal pour les systèmes HPC gourmands en données et économes en énergie.
**Marchés clés à surveiller :**
Le principal marché qui stimule le développement des technologies d’emballage 2,5D et 3D est sans aucun doute le secteur du calcul haute performance (HPC). Ces méthodes de conditionnement avancées sont cruciales pour surmonter les limites de la loi de Moore, permettant ainsi davantage de transistors, de mémoire et d'interconnexions dans un seul boîtier. La décomposition des puces permet également une utilisation optimale des nœuds de processus entre différents blocs fonctionnels, par exemple en séparant les blocs d'E/S des blocs de traitement, améliorant ainsi encore l'efficacité.
Outre le calcul haute performance (HPC), d’autres marchés devraient également connaître une croissance grâce à l’adoption de technologies d’emballage avancées. Dans les secteurs 5G et 6G, des innovations telles que les antennes packaging et les solutions de puces de pointe façonneront l’avenir des architectures de réseaux d’accès sans fil (RAN). Les véhicules autonomes en bénéficieront également, car ces technologies prennent en charge l'intégration de suites de capteurs et d'unités de calcul pour traiter de grandes quantités de données tout en garantissant la sécurité, la fiabilité, la compacité, la gestion de l'énergie et de la chaleur, ainsi que la rentabilité.
L'électronique grand public (y compris les smartphones, les montres intelligentes, les appareils AR/VR, les PC et les postes de travail) se concentre de plus en plus sur le traitement d'un plus grand nombre de données dans des espaces plus petits, malgré une plus grande importance accordée au coût. Le packaging avancé des semi-conducteurs jouera un rôle clé dans cette tendance, même si les méthodes de packaging peuvent différer de celles utilisées dans le HPC.
Heure de publication : 25 octobre 2024