Le packaging des semi-conducteurs a évolué, passant des conceptions traditionnelles de circuits imprimés 1D à la technologie de collage hybride 3D de pointe à l'échelle des plaquettes. Cette avancée permet un espacement des interconnexions de l'ordre du micron, avec des bandes passantes allant jusqu'à 1 000 Go/s, tout en maintenant une efficacité énergétique élevée. Au cœur des technologies avancées de packaging des semi-conducteurs se trouvent le packaging 2,5D (où les composants sont placés côte à côte sur une couche intermédiaire) et le packaging 3D (qui implique l'empilement vertical de puces actives). Ces technologies sont cruciales pour l'avenir des systèmes HPC.
La technologie de packaging 2,5D fait appel à différents matériaux pour couches intermédiaires, chacun présentant ses avantages et ses inconvénients. Les couches intermédiaires en silicium (Si), notamment les plaquettes de silicium entièrement passives et les ponts de silicium localisés, sont réputées pour leurs excellentes capacités de câblage, ce qui les rend idéales pour le calcul haute performance. Cependant, elles sont coûteuses en matériaux et en fabrication, et leur surface de packaging est limitée. Pour pallier ces problèmes, l'utilisation de ponts de silicium localisés se développe, utilisant stratégiquement le silicium là où une fonctionnalité fine est essentielle tout en répondant aux contraintes d'espace.
Les couches intermédiaires organiques, fabriquées à partir de plastiques moulés en éventail, constituent une alternative plus économique au silicium. Leur constante diélectrique est plus faible, ce qui réduit le retard RC dans le boîtier. Malgré ces avantages, les couches intermédiaires organiques peinent à atteindre le même niveau de réduction des caractéristiques d'interconnexion que les boîtiers à base de silicium, ce qui limite leur adoption dans les applications de calcul haute performance.
Les couches intermédiaires en verre suscitent un vif intérêt, notamment depuis le lancement récent par Intel d'un boîtier de véhicule d'essai à base de verre. Le verre offre plusieurs avantages, tels qu'un coefficient de dilatation thermique (CTE) ajustable, une grande stabilité dimensionnelle, des surfaces lisses et planes, et la possibilité de prendre en charge la fabrication de panneaux, ce qui en fait un candidat prometteur pour les couches intermédiaires avec des capacités de câblage comparables à celles du silicium. Cependant, outre les défis techniques, le principal inconvénient des couches intermédiaires en verre réside dans l'écosystème encore immature et le manque actuel de capacité de production à grande échelle. À mesure que l'écosystème mûrit et que les capacités de production s'améliorent, les technologies à base de verre pour le boîtier des semi-conducteurs pourraient connaître une croissance et une adoption accrues.
En matière de technologie d'encapsulation 3D, le collage hybride sans bosses Cu-Cu est en passe de devenir une technologie innovante de pointe. Cette technique avancée permet d'obtenir des interconnexions permanentes en combinant des matériaux diélectriques (comme le SiO2) avec des métaux (Cu) intégrés. Le collage hybride Cu-Cu permet d'atteindre des espacements inférieurs à 10 microns, généralement de l'ordre de quelques microns, ce qui représente une amélioration significative par rapport à la technologie traditionnelle à micro-bosses, dont l'espacement entre les bosses est d'environ 40 à 50 microns. Les avantages du collage hybride comprennent une augmentation des E/S, une bande passante améliorée, un empilement vertical 3D optimisé, un meilleur rendement énergétique, ainsi qu'une réduction des effets parasites et de la résistance thermique grâce à l'absence de remplissage par le bas. Cependant, cette technologie est complexe à fabriquer et son coût est plus élevé.
Les technologies d'encapsulation 2,5D et 3D englobent diverses techniques d'encapsulation. En 2,5D, selon le choix des matériaux des couches intermédiaires, on distingue les couches intermédiaires à base de silicium, à base organique et à base de verre, comme illustré ci-dessus. En 3D, le développement de la technologie des micro-bosses vise à réduire les dimensions d'espacement. Aujourd'hui, l'adoption de la technologie de liaison hybride (une méthode de connexion directe Cu-Cu) permet d'atteindre des dimensions d'espacement à un chiffre, marquant ainsi une avancée significative dans ce domaine.
**Principales tendances technologiques à surveiller :**
1. **Zones de couches intermédiaires plus grandes :** IDTechEx avait précédemment prédit qu'en raison de la difficulté des couches intermédiaires en silicium à dépasser la limite de réticule 3x, les solutions de pont en silicium 2,5D remplaceraient bientôt les couches intermédiaires en silicium comme choix principal pour le packaging des puces HPC. TSMC est un fournisseur majeur de couches intermédiaires en silicium 2,5D pour NVIDIA et d'autres développeurs HPC de premier plan comme Google et Amazon, et la société a récemment annoncé la production en série de son CoWoS_L de première génération avec un réticule 3,5x. IDTechEx s'attend à ce que cette tendance se poursuive, avec de nouvelles avancées présentées dans son rapport concernant les principaux acteurs.
2. **Boîtier au niveau du panneau** : Le boîtier au niveau du panneau est devenu un enjeu majeur, comme l'a souligné le Salon international des semi-conducteurs de Taiwan 2024. Cette méthode de boîtier permet l'utilisation de couches intermédiaires plus grandes et contribue à réduire les coûts en produisant davantage de boîtiers simultanément. Malgré son potentiel, des défis tels que la gestion du gauchissement restent à relever. Son importance croissante reflète la demande croissante de couches intermédiaires plus grandes et plus rentables.
3. **Couches intermédiaires en verre** : Le verre s'impose comme un matériau de choix pour réaliser un câblage fin, comparable au silicium, avec des avantages supplémentaires tels qu'un coefficient de dilatation thermique ajustable et une fiabilité accrue. Les couches intermédiaires en verre sont également compatibles avec les boîtiers de panneaux, offrant ainsi la possibilité d'un câblage haute densité à des coûts plus maîtrisés, ce qui en fait une solution prometteuse pour les futures technologies de boîtier.
4. **Collage hybride HBM** : Le collage hybride 3D cuivre-cuivre (Cu-Cu) est une technologie clé pour réaliser des interconnexions verticales à pas ultra-fin entre les puces. Cette technologie a été utilisée dans divers serveurs haut de gamme, notamment AMD EPYC pour l'empilage de SRAM et de CPU, ainsi que la série MI300 pour l'empilage de blocs CPU/GPU sur les matrices d'E/S. Le collage hybride devrait jouer un rôle crucial dans les futures avancées HBM, notamment pour les piles de DRAM dépassant 16 ou 20 couches Hi.
5. **Dispositifs optiques co-packagés (CPO)** : Face à la demande croissante de débits de données et d'efficacité énergétique accrus, la technologie d'interconnexion optique a suscité un intérêt considérable. Les dispositifs optiques co-packagés (CPO) deviennent une solution clé pour améliorer la bande passante des E/S et réduire la consommation d'énergie. Comparée à la transmission électrique traditionnelle, la communication optique offre plusieurs avantages, notamment une atténuation du signal plus faible sur de longues distances, une sensibilité réduite à la diaphonie et une bande passante considérablement accrue. Ces avantages font des CPO un choix idéal pour les systèmes HPC gourmands en données et économes en énergie.
**Marchés clés à surveiller :**
Le principal marché stimulé par le développement des technologies de packaging 2,5D et 3D est sans conteste le secteur du calcul haute performance (HPC). Ces méthodes de packaging avancées sont essentielles pour surmonter les limites de la loi de Moore et permettre d'intégrer davantage de transistors, de mémoire et d'interconnexions dans un même boîtier. La décomposition des puces permet également une utilisation optimale des nœuds de processus entre les différents blocs fonctionnels, par exemple en séparant les blocs d'E/S des blocs de traitement, améliorant ainsi encore l'efficacité.
Outre le calcul haute performance (HPC), d'autres marchés devraient également connaître une croissance grâce à l'adoption de technologies de packaging avancées. Dans les secteurs de la 5G et de la 6G, des innovations telles que le packaging d'antennes et des solutions de puces de pointe façonneront l'avenir des architectures de réseaux d'accès sans fil (RAN). Les véhicules autonomes en bénéficieront également, car ces technologies permettent l'intégration de suites de capteurs et d'unités de calcul pour traiter de grandes quantités de données tout en garantissant sécurité, fiabilité, compacité, gestion énergétique et thermique, et rentabilité.
L'électronique grand public (notamment les smartphones, les montres connectées, les appareils de réalité augmentée/réalité virtuelle, les PC et les stations de travail) se concentre de plus en plus sur le traitement de données dans des espaces réduits, malgré une attention accrue portée aux coûts. Le conditionnement avancé des semi-conducteurs jouera un rôle clé dans cette tendance, même si les méthodes de conditionnement peuvent différer de celles utilisées en calcul haute performance.
Date de publication : 07/10/2024