L'encapsulation des semi-conducteurs a évolué des circuits imprimés 1D traditionnels vers des techniques de pointe d'assemblage hybride 3D au niveau de la plaquette. Cette avancée permet un espacement des interconnexions de l'ordre du micron, avec des débits pouvant atteindre 1 000 Go/s, tout en conservant une efficacité énergétique élevée. Au cœur des technologies d'encapsulation avancées se trouvent l'encapsulation 2,5D (où les composants sont placés côte à côte sur une couche intermédiaire) et l'encapsulation 3D (qui consiste à empiler verticalement les puces actives). Ces technologies sont essentielles pour l'avenir des systèmes de calcul haute performance (HPC).
La technologie d'encapsulation 2.5D fait appel à divers matériaux pour les couches intermédiaires, chacun présentant ses propres avantages et inconvénients. Les couches intermédiaires en silicium (Si), notamment les plaquettes de silicium entièrement passives et les ponts de silicium localisés, sont reconnues pour leur capacité de câblage extrêmement fine, ce qui les rend idéales pour le calcul haute performance. Cependant, elles sont coûteuses en termes de matériaux et de fabrication, et leur intégration spatiale est limitée. Pour pallier ces problèmes, l'utilisation de ponts de silicium localisés se développe, le silicium étant stratégiquement employé là où une fonctionnalité précise est essentielle, tout en respectant les contraintes d'espace.
Les couches intermédiaires organiques, réalisées à partir de plastiques moulés en éventail, constituent une alternative plus économique au silicium. Leur constante diélectrique plus faible réduit le délai RC dans le boîtier. Malgré ces avantages, les couches intermédiaires organiques peinent à atteindre le même niveau de miniaturisation des interconnexions que les boîtiers à base de silicium, ce qui limite leur utilisation dans les applications de calcul haute performance.
Les couches intermédiaires en verre suscitent un vif intérêt, notamment depuis le récent lancement par Intel d'un boîtier de test en verre. Le verre offre plusieurs avantages, tels qu'un coefficient de dilatation thermique (CTE) ajustable, une grande stabilité dimensionnelle, des surfaces lisses et planes, et la possibilité de fabriquer des panneaux, ce qui en fait un candidat prometteur pour les couches intermédiaires avec des capacités de câblage comparables à celles du silicium. Cependant, outre les défis techniques, le principal inconvénient des couches intermédiaires en verre réside dans l'immaturité de l'écosystème et le manque actuel de capacités de production à grande échelle. À mesure que l'écosystème se développera et que les capacités de production s'amélioreront, les technologies à base de verre pour l'encapsulation des semi-conducteurs pourraient connaître une croissance et une adoption accrues.
En matière de technologie d'encapsulation 3D, le collage hybride sans plots Cu-Cu s'impose comme une innovation majeure. Cette technique avancée permet des interconnexions permanentes grâce à l'association de matériaux diélectriques (comme le SiO₂) et de métaux intégrés (Cu). Le collage hybride Cu-Cu permet d'atteindre des espacements inférieurs à 10 microns, généralement de l'ordre de quelques microns, ce qui représente une amélioration significative par rapport à la technologie traditionnelle de micro-bosses, dont l'espacement est d'environ 40 à 50 microns. Les avantages du collage hybride incluent une augmentation des E/S, une bande passante accrue, un empilement vertical 3D optimisé, une meilleure efficacité énergétique, ainsi qu'une réduction des effets parasites et de la résistance thermique grâce à l'absence de remplissage par le bas. Cependant, cette technologie est complexe à fabriquer et plus coûteuse.
Les technologies d'encapsulation 2.5D et 3D regroupent diverses techniques d'encapsulation. En encapsulation 2.5D, selon le choix des matériaux de la couche intermédiaire, on distingue les couches à base de silicium, organiques et de verre, comme illustré dans la figure ci-dessus. En encapsulation 3D, le développement de la technologie des micro-bosses vise à réduire l'espacement. Aujourd'hui, grâce à l'adoption de la technologie de liaison hybride (une méthode de connexion directe Cu-Cu), il est possible d'atteindre des espacements inférieurs à 10 pixels, ce qui représente un progrès significatif dans ce domaine.
**Principales tendances technologiques à suivre :**
1. **Surfaces de couches intermédiaires plus importantes :** IDTechEx avait précédemment prédit qu’en raison de la difficulté à dépasser une taille de réticule trois fois supérieure pour les couches intermédiaires en silicium, les solutions de ponts en silicium 2,5D remplaceraient bientôt ces dernières comme solution privilégiée pour l’encapsulation des puces HPC. TSMC, fournisseur majeur de couches intermédiaires en silicium 2,5D pour NVIDIA et d’autres développeurs HPC de premier plan tels que Google et Amazon, a récemment annoncé la production en série de sa première génération de CoWoS_L avec une taille de réticule 3,5 fois supérieure. IDTechEx prévoit la poursuite de cette tendance, et son rapport consacré aux principaux acteurs du secteur aborde les progrès futurs.
2. **Conditionnement au niveau du panneau :** Le conditionnement au niveau du panneau est devenu un axe de recherche majeur, comme l’a souligné le salon international des semi-conducteurs de Taïwan 2024. Cette méthode de conditionnement permet l’utilisation de couches intermédiaires plus larges et contribue à réduire les coûts en produisant simultanément un plus grand nombre de boîtiers. Malgré son potentiel, des défis tels que la gestion du gauchissement restent à relever. Son importance croissante reflète la demande grandissante de couches intermédiaires plus larges et plus économiques.
3. **Couches intermédiaires en verre :** Le verre s’impose comme un matériau prometteur pour la réalisation de câblages fins, comparable au silicium, avec des avantages supplémentaires tels qu’un coefficient de dilatation thermique ajustable et une fiabilité accrue. Les couches intermédiaires en verre sont également compatibles avec l’encapsulation au niveau du panneau, offrant ainsi la possibilité d’un câblage haute densité à moindre coût et constituant une solution prometteuse pour les technologies d’encapsulation futures.
4. **Liaison hybride HBM :** La liaison hybride cuivre-cuivre (Cu-Cu) 3D est une technologie clé pour réaliser des interconnexions verticales ultra-fines entre les puces. Cette technologie a été utilisée dans divers serveurs haut de gamme, notamment AMD EPYC pour l’empilement de SRAM et de processeurs, ainsi que la série MI300 pour l’empilement de blocs CPU/GPU sur des puces d’E/S. La liaison hybride devrait jouer un rôle crucial dans les futures avancées de la mémoire HBM, en particulier pour les empilements de DRAM dépassant 16 ou 20 couches.
5. **Dispositifs optiques co-encapsulés (CPO) :** Face à la demande croissante de débits de données plus élevés et d’une meilleure efficacité énergétique, la technologie d’interconnexion optique suscite un intérêt considérable. Les dispositifs optiques co-encapsulés (CPO) s’imposent comme une solution clé pour améliorer la bande passante des E/S et réduire la consommation d’énergie. Comparée à la transmission électrique traditionnelle, la communication optique offre plusieurs avantages, notamment une atténuation du signal plus faible sur de longues distances, une sensibilité à la diaphonie réduite et une bande passante nettement supérieure. Ces avantages font des CPO un choix idéal pour les systèmes HPC à forte intensité de données et à faible consommation d’énergie.
**Marchés clés à surveiller :**
Le principal moteur du développement des technologies d'encapsulation 2.5D et 3D est sans conteste le secteur du calcul haute performance (HPC). Ces méthodes d'encapsulation avancées sont essentielles pour dépasser les limites de la loi de Moore, permettant d'intégrer davantage de transistors, de mémoire et d'interconnexions dans un seul boîtier. La décomposition des puces permet également une utilisation optimale des nœuds de gravure entre les différents blocs fonctionnels, par exemple en séparant les blocs d'E/S des blocs de traitement, ce qui améliore encore l'efficacité.
Outre le calcul haute performance (HPC), d'autres marchés devraient également connaître une croissance grâce à l'adoption de technologies d'encapsulation avancées. Dans les secteurs de la 5G et de la 6G, des innovations telles que l'encapsulation d'antennes et les solutions de puces de pointe façonneront l'avenir des architectures de réseaux d'accès sans fil (RAN). Les véhicules autonomes en bénéficieront également, car ces technologies facilitent l'intégration de systèmes de capteurs et d'unités de calcul pour traiter d'importants volumes de données, tout en garantissant sécurité, fiabilité, compacité, gestion de l'énergie et thermique, et rentabilité.
L'électronique grand public (notamment les smartphones, les montres connectées, les appareils de réalité augmentée/réalité virtuelle, les PC et les stations de travail) privilégie de plus en plus le traitement de volumes de données plus importants dans des espaces réduits, malgré une priorité accrue accordée aux coûts. Le conditionnement avancé des semi-conducteurs jouera un rôle clé dans cette évolution, même si les méthodes de conditionnement peuvent différer de celles utilisées dans le calcul haute performance (HPC).
Date de publication : 7 octobre 2024